¿Cómo genero un diagrama de bloques esquemático de Verilog con Quartus Prime?

Solución:

Al ver que está utilizando una versión Lite de Quartus, tal vez no Realmente están interesados ​​en la síntesis de Altera, pero más en el análisis general de Verilog y la optimización inteligente del código.

Es posible que desee echar un vistazo a Yosys, que admite la generación de gráficos que creo que desea, es gratis, mucho más fácil para su RAM y CPU que Quartus y, francamente, produce verilog / netlists mejor optimizados / analizados.

Por ejemplo, tome este código:

module piggybank (
                  input         clk,
                  input         reset,
                  input [8:0]   deposit,
                  input [8:0]   withdrawal,
                  output [16:0] balance,
                  output        success
                  );
   reg [16:0]                   _balance;
   assign balance = _balance;
   wire [8:0]                   interest = _balance [16:9];
   reg [5:0]                    time_o_clock;
   localparam STATE_OPEN = 0;
   localparam STATE_CLOSED = 1;
   reg                          openness;
   assign success = (deposit == 0 && withdrawal == 0) || (openness == STATE_OPEN && (withdrawal <= _balance));
   always @(posedge clk)
     if(reset) begin
        _balance <= 0;
        openness <= STATE_CLOSED;
        time_o_clock <= 0;
     end else begin
        if (openness == STATE_CLOSED) begin
           if(time_o_clock == 5'd7) begin
              openness <= STATE_OPEN;
              time_o_clock <= 0;
           end else begin
              time_o_clock <= time_o_clock + 1;
           end
           if (time_o_clock == 0) begin //add interest at closing
              _balance <= _balance + interest;
           end;
        end else begin //We're open!
           if(time_o_clock == 5'd9) begin // open for 9h
              openness <= STATE_CLOSED;
              time_o_clock <= 0;
           end else begin
              _balance <= (success) ? _balance + deposit - withdrawal : _balance;
              time_o_clock <= time_o_clock + 1;
           end
        end // else: !if(openness == STATE_CLOSED)
     end // else: !if(reset)
endmodule // piggybank

y ejecutarlo a través de yosys:

yosys> read_verilog minifsm.v
yosys> show

obtienes la interpretación en bruto, no optimizada, del código Verilog:

Después de emplear los métodos de análisis y optimización de yosys, obtiene la imagen de la respuesta mencionada anteriormente:

Como puede ver, estos son bastante diferentes. Las cosas se complican mucho más cuando le dices a yosys que sintetice para una tecnología real, usando las asignaciones apropiadas:

Utilice los “Visores de lista de redes” en el menú “Herramientas”. RTL-Viewer crea un diagrama expandible jerárquico. El diseño puede ser horrible a veces.

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