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Solución:
No existe una definición estricta de estos términos, de acuerdo con IEEE Std. Sin embargo, por costumbre, estructural se refiere a describir un diseño utilizando instancias de módulos (especialmente para los bloques de construcción de nivel inferior, como puertas AND y flip-flops), mientras que conductual se refiere a describir un diseño usando always bloques
Las netlists de Gate son siempre estructuraly el código RTL suele ser conductual. Es común que RTL tenga instancias de puertas de reloj y celdas sincronizadoras.
Estructural
Aquí las funciones se definen utilizando componentes básicos como un inversor, un MUX, un sumador, un decodificador, puertas lógicas digitales básicas, etc. Es como conectar y organizar diferentes partes de circuitos disponibles para implementar una función.
Comportamiento
La descripción de comportamiento en Verilog se utiliza para describir la función de un diseño de manera algorítmica. El modelado de comportamiento en Verilog utiliza construcciones similares a las construcciones del lenguaje C. Además, esto se divide en 2 subcategorías.
- (a) Continuo
la asignación de datos a las salidas es continua. Esto se implementará utilizando declaraciones de “asignación” explícitas o asignando un valor a un cable durante su declaración. En caso de asignación, cualquier cambio en la entrada afectará inmediatamente la salida. Por lo tanto, la salida debe declararse como
wire
- (b) Procesal
Aquí las asignaciones de datos no se llevan a cabo continuamente, sino que ocurren en eventos específicos especificados en la lista de sensibilidad. Este tipo de esquema de modelado se implementa mediante bloques de procedimiento como “siempre” o “inicial”.
Aquí, las variables de salida deben definirse como
regporque necesitan mantener el valor anterior hasta que se produzca una nueva asignación después de cualquier cambio en la lista de sensibilidad especificada.
Espero que esto ayude 🙂