Posterior a buscar en varios repositorios y foros de internet al concluir hemos dado con la resolución que te compartiremos a continuación.
Solución:
Este es un flip flop RS hecho de puertas NOR
simular este circuito: esquema creado con CircuitLab
Observamos que ambas puertas son simétricas, por lo que no es necesario averiguar qué están haciendo ambas puertas.
Cada puerta es básicamente una función OR, que genera una salida VERDADERA cuando una o ambas entradas son VERDADERAS. Si R es ‘1’ o VERDADERO, la salida será VERDADERO. Es una salida invertida, por lo que la salida TRUE es ‘0’.
Así que ahí está tu respuesta. Con un flip-flop basado en NOR, cuando tanto R como S son ‘1’, ambas salidas ‘Q’ son ‘0’. Perfectamente predecible.
No hay problema, a menos que insista en que las Q son complementarias entre sí. Son, para al menos uno de R y S siendo ‘0’, el modo de operación normal o esperado del flip-flop.
Si haces el false suposición de que las salidas son siempre complementarios entre sí, entonces el estado R,S=’1′ viola esa suposición. Si tuviera una lógica que básicamente dijera si Qa == Qb, entonces encienda Doomsday Bomb, las consecuencias podrían ser muy graves. Pero las puertas NOR están perfectamente felices, haciendo exactamente su lógica. gracias sin problemas.
donde la vida lo hace volverse impredecible es si llevamos R y S de regreso a ‘0’ simultáneamente después de que ambos hayan estado en ‘1’. Ellos ‘correrán’ de regreso a una salida ’01’, el ganador llegará primero a ‘1’, y el otro se conformará con ‘0’.
En el caso ideal de retrasos iguales, será impredecible quién ganará. Dada la probabilidad de pequeñas diferencias en la demora, ya sea en las puertas mismas, o en la lógica que impulsa las entradas R y S, uno tenderá a ganar siempre.
En el caso improbable de retrasos muy equilibrados, las salidas pueden volverse metaestables, lo que significa que ambas salidas van a un voltaje de riel medio y permanecen así durante un tiempo impredeciblemente largo, lo que podría exceder sus retrasos de propagación nominales por un factor de varios. .
Siempre que R y S sean ambos 1, tanto Q como Q’ serán 0. Si uno de R o S vuelve a 0 antes que el otro, el flip-flop comenzará a actuar normalmente de nuevo.
Pero si R y S vuelven a 0 simultáneamente, tanto Q como Q’ serán 1. Pero Q y Q’ se retroalimentan al flip-flop como un segundo R y S, lo que hace que el proceso se repita.
El flip-flop puede comenzar a oscilar entre Q = Q’ = 0 y Q = Q’ = 1 debido al retardo de propagación hasta que, a menos que haya alguna desviación, finalmente se enganche en un estado válido. O podría encontrar un equilibrio en el que los transistores NMOS y PMOS estén conduciendo parcialmente, es decir, se quemará.
simular este circuito: esquema creado con CircuitLab