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Solución:
Tu compañero de clase está tratando erróneamente a los transistores de tu circuito como dispositivos mágicos cuyo comportamiento está completamente controlado por algo que aparece en la puerta y solo en la puerta. No ven el transistor en su circuito lógico digital como un transistor real.
Los MOSFET no reaccionan a unos y ceros a la puerta. No reaccionan al voltaje a la puerta tampoco (esto en realidad no tiene sentido ya que la puerta es solo un pin, pero un voltaje siempre es una diferencia entre dos puntos). El MOSFET no puede y no se preocupa por el voltaje a cualquier pin. Solo le importa el voltaje Entre dos pines, y lo que controla un MOSFET es la diferencia de voltaje Entre su puerta y pin de origen.
Eso significa que no puede tener PMOS en el lado bajo y NMOS en el lado alto si está conduciendo la puerta con un voltaje referenciado a tierra. El NMOS debe ir en el lado bajo y el PMOS debe ir en el lado alto para que sus pines de fuente estén conectados a un voltaje fijo si planea impulsar sus puertas con un voltaje que está referenciado a un voltaje fijo (es decir, tierra ).
Si el pin de la fuente en un NMOS no está conectado a un potencial fijo, pero maneja la puerta con un voltaje referenciado a tierra, se convierte en un seguidor de la fuente y no se comporta como un interruptor digital. Algo similar sucede con un PMOS si no conecta su pin de origen a un riel fijo y conduce la puerta en relación con un voltaje fijo.
Eso significa que con 4 transistores, siempre será un NAND (o NOR), y necesita el inversor de dos transistores para convertirlo en un Y (u O).
Es la misma razón por la que un inversor es un PMOS en la parte superior y un NMOS en la parte inferior, y no se puede crear un búfer que no se invierta simplemente colocando el NMOS en la parte superior y un PMOS en la parte inferior; necesita al menos cuatro transistores (dos inversores) para ese comportamiento.
Si desea ejercitarse usted mismo con el análisis de circuitos o cualquier otra cosa por qué no funcionará, no se moleste en intentar hacerlo con una puerta NAND. En su lugar, hágalo para el búfer no inversor con un NMOS en la parte superior y un PMOS en la parte inferior. Eso será suficiente para que lo entiendas. Incluso podría hacerlo con un PMOS en la parte inferior y una resistencia pull-up en la parte superior, o un NMOS en la parte superior y una resistencia pull-down en la parte inferior. Luego observe cómo cambia el voltaje de su fuente en el circuito mientras intenta encender y apagar los transistores, y recuerde que el voltaje de la fuente de la puerta es lo que controla el MOSFET.
En la abstracción de diseño digital de nivel de puerta lógica, se supone que las entradas cambian de lógica ALTA a lógica BAJA y viceversa instantáneamente. Esto se hace para simplificar el diseño lógico.
Sin embargo, en el mundo real, se necesita un tiempo finito para cambiar de un nivel lógico a otro. Queremos que el intervalo de tiempo entre el cambio de un nivel lógico a otro sea Tan bajo como sea posible.
También se desea que la salida del circuito digital no ser sensible a los cambios en la entrada a menos que la entrada se cambie de un nivel lógico a otro. Se llama inmunidad al ruido, y esto le da a los circuitos digitales una ventaja sobre los circuitos analógicos.
Al diseñar circuitos digitales usando transistores, en la tecnología CMOS, se usa un transistor NMOS en la red desplegable y un transistor PMOS en la red pull-up. Esto se debe a que NMOS es bueno para pasar niveles de voltaje bajo, pero malo para pasar niveles de alto voltaje. PMOS es bueno para pasar niveles de alto voltaje, pero malo para pasar niveles de bajo voltaje. Tenemos que combinar estos 2 transistores de tal manera que podamos aprovechar las fortalezas de ambos tipos de transistores. Esto se hace mediante el uso de NMOS en la red desplegable, ya que puede pasar niveles de bajo voltaje de manera efectiva y PMOS en la red de pull-up, ya que puede pasar niveles de alto voltaje de manera efectiva.
Veamos qué sucede si se usa un transistor PMOS en la red desplegable y se usa un transistor NMOS en la red pull-up. El voltaje umbral del transistor NMOS (IRF530) es 4 V y el del transistor PMOS (IRF9530) es 3.3 V.
Malo búfer: NMOS en la red pull-up, PMOS en la red pull-down
simular este circuito: esquema creado con CircuitLab
Estas son las características de barrido de CC del circuito anterior. El eje X representa el voltaje de entrada, que varía de 0 V a 12 V. El eje Y representa el voltaje de salida.
Veamos qué sucede cuando la entrada a este circuito cambia de una lógica BAJA a lógica ALTA. Como se puede ver en el gráfico a continuación, esta no es una buena característica de conmutación, ya que la salida no cambia entre 2 niveles lógicos, sino que varía con la entrada, permanece constante y luego vuelve a variar con la entrada. Por tanto, este circuito de transistor no es adecuado para circuitos digitales.
Bien inversor: NMOS en la red desplegable, PMOS en la red desplegable
simular este circuito
Estas son las características de barrido de CC del circuito anterior. El eje X representa el voltaje de entrada, que varía de 0 V a 12 V. El eje Y representa el voltaje de salida.
Veamos qué sucede cuando la entrada a este circuito cambia de una lógica BAJA a lógica ALTA. En el gráfico siguiente, se observa que la salida no es sensible a los cambios en la entrada, tiene una pendiente pronunciada a medida que pasa de un nivel ALTO a un nivel BAJO y no es sensible a los cambios en la entrada nuevamente. Por lo tanto, tiene una buena característica de conmutación y es adecuado para circuitos digitales. La salida es ALTA para un voltaje de entrada bajo y BAJA para un voltaje de entrada alto, ya que es un inversor.
Bien búfer no inversor: 2 bien inversores en cascada
simular este circuito
Estas son las características de barrido de CC del circuito anterior. El eje X representa el voltaje de entrada, que varía de 0 V a 12 V. El eje Y representa el voltaje de salida.
Veamos qué sucede cuando la entrada a este circuito cambia de una lógica BAJA a lógica ALTA. En el gráfico, se puede observar que la salida cambia de BAJA a ALTA y la pendiente del gráfico es pronunciada, por lo que este circuito tiene una buena característica de conmutación y es bueno para circuitos digitales.
Conclusión
Ahora sabe por qué no puede diseñar circuitos digitales con NMOS en la red pull-up y PMOS en la red pull-down. El circuito de compuerta AND que usa 4 transistores usa PMOS en la red desplegable y NMOS en la red pull-up, por lo tanto, no funcionará de manera efectiva por la misma razón que un búfer que usa PMOS en el pull-down y NMOS en el pull -up no funciona con eficacia.
Más aprendizaje:
El excelente curso en línea gratuito de MIT OCW sobre estructuras computacionales, que cubre todos los temas, desde transistores CMOS hasta procesamiento paralelo.
Entonces, ¿alguien podría explicarme por qué una puerta AND necesita seis transistores?
Una puerta AND hace no Necesita 6 transistores: esto se debe a que se refiere específicamente a FCMOS (MOS completamente complementario) donde un PDN y PUN son completamente complementarios, como se demuestra formalmente a través de las leyes de De Morgan. De hecho, se puede demostrar que no hay forma de implementar una NAND con solo 1 PDN y PUN.
Sin embargo, hay otras familias lógicas que le brindan mejores cifras de rendimiento que FCMOS a costa de otras, lo que le permite, por ejemplo, implementar una puerta AND con menos de 6 transistores, por ejemplo (D) CVSL y PTL. Por ejemplo,
simular este circuito: esquema creado con CircuitLab
Recuerda que puedes recomendar este post si si solucionó tu problema.